Digitale Logikschaltungen: Eine Einführung

Digitale Logik-Designs leisten wirklich erstaunliche Dinge. Sie können komplexe Zustandsmaschinen mit einer Latenz von nur wenigen Nanosekunden implementieren. Sie können parallele digitale Signalverarbeitung mit Raten durchführen, die mehreren DVD-Filmen pro Sekunde entsprechen. Sie können einfache Halbleiterchips elektrisch zu einer fortschrittlichen Schaltung verbinden. Im Gegensatz zu CPUs können digitale Logik-Designs alles parallel (alle Aufgaben gleichzeitig) und nicht sequenziell (eine Aufgabe nach der anderen) ausführen.
 

CMOS-Transistor-Theorie 101

Der MOSFET („Metal-Oxide-Semiconductor Field-Effect Transistor“) ist der Baustein moderner digitaler Chip-Designs. Seine lange Geschichte begann mit einem Patent des aus Österreich-Ungarn stammenden Physikers Julius Edgar Lilienfeld im Jahr 1925 für ein Bauelement, das ein elektrisches Feld zur Steuerung von Strom verwendete. William Shockley und andere entwickelten das Konzept weiter, was schließlich in den 1950er-Jahren zum funktionierenden Junction-Field-Effect-Transistor (JFET) führte. 1955 züchteten Lincoln Derrick und Carl Frosch eine Siliziumdioxidschicht über einem Siliziumwafer und beobachteten Oberflächenpassivierungseffekte. Diese Entdeckung führte 1959 zur Erfindung des MOSFET-Transistors durch Mohamed Atalla und Dawon Kahng bei den Bell Labs.

Hinweis: JFETs werden noch immer in rauscharmen Analog-Anwendungen eingesetzt, während MOSFETs die digitale Welt dominieren.

Durch die Kombination von zwei Arten von MOSFET-Transistoren (P und N) wird ein CMOS-Gatter gebildet. MOSFETs beherrschen die moderne digitale Welt, da sie klein, leicht herstellbar, schnell und sehr stromsparend sind. Man schätzt, dass pro Sekunde mehr als 20 Billionen MOSFETs hergestellt werden.
  Um einen MOSFET-Transistor zu erzeugen, beginnt man mit einem Siliziumwafer und dotiert Bereiche, um zwei kleine n+-Regionen zu schaffen, die die standardmäßige p--Region des Wafers umgeben. Darüber wird (typischerweise) SiO2 abgelagert, um einen sehr dünnen Gate-Oxid-Isolator zu bilden. Verbindet man etwas Metall mit den beiden n+-Regionen, dem Substratkörper und dem Gate-Oxid, erhält man einen MOSFET-Transistor. Moderne MOSFETs verwenden hauptsächlich einen leitfähigen Polysilizium-Anschluss zum Gate-Oxid. Vielleicht sollten sie stattdessen PSOSFETs heißen!

Das Besondere am Silizium: Silizium ist ein chemisches Element (Si) im Periodensystem. Für sich genommen ist Silizium kein besonders guter Leiter. Durch die Zugabe (Dotierung) einer kleinen Menge eines Elements wie Phosphor oder Bor – die dem Silizium ähnlich sind, aber ein zusätzliches oder fehlendes Valenzelektron besitzen – wird es interessant. Der Dotierungsprozess erzeugt ein Ungleichgewicht in der Anzahl der Elektronen und Löcher im Kristallgitter, was die Leitfähigkeit erhöht. Das Ergebnis ist ein Material, das je nach Bedarf entweder als starker Isolator oder als Leiter funktioniert.

Ich vergleiche Silizium gerne mit Keksteig: für sich allein nicht sehr interessant, aber fügt man Schokoladen- oder Karamellstückchen hinzu, BÄM! Man hat etwas wirklich Besonderes gemacht. Sobald die NPN-dotierte Siliziumstruktur gebildet ist (wie in der obigen Abbildung gezeigt), erzeugt der p-Typ-Bereich direkt unter dem Gate die Kanalregion, die den Elektronenfluss möglicherweise zulässt oder nicht. Wichtige Eigenschaften eines CMOS-Gatters:
 

• Isolierte Steuerung: Das Gate ist durch eine dünne Schicht aus Siliziumdioxid

(SiO₂) vom Kanal getrennt und erzeugt dadurch einen hohen Eingangswiderstand.

• Aktivierung durch elektrisches Feld: Das Anlegen einer Spannung am Gate erzeugt ein elektrisches Feld,

das den Stromfluss zwischen Drain und Source ermöglicht.

• Kapazitives Verhalten: Das Gate verhält sich wie ein Kondensator.

 
Elektrisch betrachtet sieht das Gate des NMOS-Transistors wie ein Kondensator aus. Abgesehen von kleinen Leckströmen benötigt das Gate des Transistors nur Energie beim Schalten, um seine Kapazität auf- und zu entladen. Liegt das Gate auf GND-Potential, darf kein Strom durch die Kanalregion des NMOS-Transistors fließen. Wird am Gate eine VCC-Spannung angelegt, entsteht in der Kanalregion ein elektrisches Feld und es kann Strom zwischen Drain und Source fließen.

Hinweis: Analog-Entwickler verwenden oft VDD und VSS, um die positive Versorgungsschiene und Massepunkte darzustellen. In diesem Buch verwende ich VCC und GND – unterschiedliche Bezeichnungen für dieselbe Sache, ähnlich wie Koriander und Cilantro. Transistor-Entwickler mögen diese Wahl vielleicht nicht schätzen, aber das ist mein Buch – und es steht ihnen frei, ihr eigenes zu schreiben.

Der Stromverbrauch von CMOS-Transistoren wird hauptsächlich durch CV²F bestimmt, wobei:
 

• F die Schaltfrequenz des Gates ist.
• C die Gate-Kapazität (einschließlich parasitärer Verdrahtung) ist.
• V² das Quadrat der am Gate angelegten Spannung ist.

Da das Mooresche Gesetz die Transistoren weiter verkleinert, nehmen sowohl V als auch C ab, was zu geringerem Stromverbrauch und höheren Schaltgeschwindigkeiten führt.

Das „C“ in „CMOS“ steht für „Complementary“. MOSFETs treten in komplementären Paaren auf, die NMOS und PMOS genannt werden. Der NMOS-Transistor wird aus der oben beschriebenen NPN-Struktur aufgebaut und dient dazu, Strom an seinem Drain zu einer mit GND verbundenen Source abzuleiten. Der PMOS-Transistor ist das Gegenteil. Er wird aus einer PNP-Struktur aufgebaut und liefert VCC-Strom von seinem Source-Knoten zu seinem Drain-Knoten. Der NMOS wird „EIN“-geschaltet, indem VCC an sein Gate angelegt wird. Der PMOS wird „EIN“-geschaltet, indem GND an sein Gate angelegt wird.

Hinweis: Die Begriffe PFET (P-Channel Field-Effect Transistor) und NFET (N-Channel Field-Effect Transistor) werden ebenfalls häufig verwendet, um auf PMOS- (P-Channel-MOSFET) bzw. NMOS-Transistoren (N-Channel-MOSFET) zu verweisen.
  Wenn ich an MOSFET-Transistoren denke, stelle ich mir drei Kekse in einer Reihe vor: Schokoladenkeks, Karamellkeks und Schokoladenkeks. Sie schalten den Keks-Kanal ein, indem Sie eine Tüte Schokoladenstückchen (Überschuss-Elektronen) neben den Karamellkeks (am Gate) kippen. Jedes Karamellstück wird durch Schokoladenstücke aus der Tüte ersetzt, und nun haben Sie drei Schokoladenkekse in einer Reihe (und der Strom fließt). Hat noch jemand Hunger?

Tipp: Es ist wichtig, nur digitale Signale an den Digitaleingang eines CMOS-Bausteins anzuschließen. Das Anschließen eines analogen Signals an einen Digitaleingang birgt das Risiko der gleichzeitigen Leitfähigkeit, eines CMOS-Zustands, bei dem sowohl NMOS- als auch PMOS-Transistoren gleichzeitig leiten und einen resistiven Kurzschluss zwischen VCC und GND erzeugen. Stellen Sie sich eine winzige Edison-Glühbirne in Ihrem Chip vor. Das verschwendet nicht nur Energie, sondern kann auch die Transistoren durch Überhitzung beschädigen. Verwenden Sie stattdessen einen Analog-Komparator und halten Sie sich immer an die Vil- und Vih-Spezifikationen für einen CMOS-Eingang, um diesen Zustand zu verhindern. Ihre winzigen CMOS-Transistoren werden es Ihnen danken. Das Ignorieren der gleichzeitigen Leitfähigkeit von CMOS stellt ein ernstes Risiko für die Langzeitzuverlässigkeit des Systems dar.

Aus welchem Grund auch immer gibt es kein universell vereinbartes Symbolset für NMOS- und PMOS-Transistoren. Die obige Abbildung ist nur eine von vielen, die Sie in der Literatur sehen können. Aus diesem Grund werde ich meine eigenen erstellen, um sie in diesem Kapitel zu verwenden, da ich denke, dass sie einige wichtige Informationen vermitteln. Außerdem ist dies mein Buch – und niemand kann mich daran hindern.
  NMOS-Symbol-Informationen:
 

• Das Gate schaltet den Kanal mit einem hohen (VCC)-Signal ein.

PMOS-Symbol-Informationen:
 

• Das Gate schaltet den Kanal mit einem niedrigen (GND)-Signal ein.

 
NMOS und PMOS können als gategesteuerte Schalter betrachtet werden, die einen kleinen Widerstand in Serie mit ihrem Schalter haben. Das Zeichnen eines CMOS-Inverters mit modifizierten NMOS- und PMOS-Symbolen verdeutlicht die Einfachheit, CMOS-Gatter aus MOSFET-Transistoren zu bauen. Diese Konfiguration wird als CMOS-Totem-Pole-Struktur bezeichnet. Die Pfeile in den MOSFET-Symbolen stellen keine Dioden dar, sondern zeigen die Stromrichtung an, wenn sich der Kanal bildet.
  Der gefertigte Inverter würde in einer Seitenansicht des Siliziumwafers wie folgt aussehen.
  Durch das Hinzufügen einiger weiterer NMOS- und PMOS-Transistoren in Serie und parallel lassen sich leicht komplexere Gatter wie NANDs und NORs erstellen. Folgt man diesen mit einem weiteren NMOS-PMOS-Paar (Inverter), entstehen AND- und OR-Gatter.
  Für ein tieferes Verständnis der CMOS-Transistorgrundlagen empfehle ich Principles of CMOS VLSI Design: A Systems Perspective von Neil H.E. Weste und Kamran Eshraghian.

Durch die Kombination digitaler Logikgatter wie AND und OR können komplexere Logikstrukturen – wie Addierer, Subtrahierer, Komparatoren und Multiplizierer – erstellt werden. Diese Strukturen haben jedoch allein nur begrenzte Funktionalität, da sie keinen Speicher besitzen. Sie können ein Ergebnis berechnen, es jedoch nicht für einen anderen Logikblock speichern. Hierfür ist ein digitales Speicherelement erforderlich.
 

D-Typ-Flip-Flop

Das D-Flip-Flop ist der grundlegende Baustein des digitalen Logikdesigns. Da ein digitales Logikdesign mit binären Bits arbeitet, ist das einfache D-Flip-Flop der Hüter dieser Bits. Das kleinste D-Flip-Flop, das ich gesehen habe, bestand aus zwanzig NMOS- und PMOS-Transistoren. Sie müssen nicht wissen, wie es funktioniert, aber Sie sollten wissen, dass diese Transistoren vorhanden sind. Die acht Transistoren mit Takt an ihren Gates sind besonders wichtig.
  Es ist extrem einfach für einen RTL-Entwickler, die CMOS-Transistorstruktur eines D-Flip-Flops zu vergessen. Dennoch ist es wichtig, dies nicht zu tun. Es mag auch verlockend sein anzunehmen, dass ein Flip-Flop mit statischem Ein- und Ausgang nicht viel Energie verbraucht. Diese Annahme wäre falsch. Die acht Transistorgates, die durch einen Takt angesteuert werden, stellen acht kapazitive Lasten dar, die gemäß CV²F einen erheblichen Teil des Gesamtstromverbrauchs in der CMOS-Digitaltechnik ausmachen. Nach meiner Erfahrung verbrauchen CMOS-Taktbäume innerhalb eines Chips typischerweise etwa ein Drittel der Gesamtleistung des Geräts.
  Tipp: Um Energie in einem digitalen Logikdesign zu sparen, aktivieren Sie den Takt für ein Flip-Flop nur, wenn es notwendig ist. Wenn der Takt gesperrt ist, behält der Q-Ausgang seinen logischen Zustand, und der Stromverbrauch des Flip-Flops wird auf nahezu null reduziert.

Pipelining, also das Einfügen von Flip-Flops zwischen kombinatorischen Logikstufen, ist ein wichtiger Aspekt des digitalen Logikdesigns zur Einhaltung von Timing-Anforderungen. Pipelining ist jedoch nicht kostenlos, da es erhebliche Kosten in Bezug auf Fläche und Energie verursacht. Ein guter Digital-Entwickler weiß, wie er ein Design gerade so weit pipelinen kann, dass das Timing erfüllt wird – aber nicht so weit, dass unnötig Fläche und Energie verbraucht werden.

Der Intel Pentium 4 ist ein klassisches Beispiel für ein übermäßig pipelinisiertes Design. In den 1990er-Jahren ging die 80x86-Architektur schnell von 100 MHz auf 1 GHz FMAX-CPU-Designs über. Intels Plan für Desktop-CPUs in den 2000er-Jahren war es dann, von 1 GHz auf 10 GHz zu gehen. Dieser Plan führte zur NetBurst-Mikroarchitektur, die das herkömmliche 80x86-Pipelining mehr als verdoppelte. Am Ende erreichte der Pentium 4 3,8 GHz, und Intel gab NetBurst auf und kehrte zurück zur viel energieeffizienteren Pentium-M-Architektur (Mobile), die ursprünglich nur für Laptops gedacht war.

Da CMOS-Taktfrequenzen eine Grenze von etwa 5 GHz erreichen, hat sich der Fokus der Industrie auf Parallelverarbeitung verlagert, die nun den Aufstieg von GPUs in der KI antreibt. In der Zwischenzeit spielen FPGAs eine entscheidende Rolle beim parallelen Rechnen und bieten erhebliches Wachstumspotenzial für massiv parallele Signalverarbeitung.

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Mehr über digitales Logikdesign

Für weitere Informationen über digitales Logikdesign siehe Kevin Hubbards Buch Mastering FPGA Chip Design (Elektor 2025), aus dem dieser Artikel (Kapitel 1) stammt.