Surrounding Gate für 5 nm SRAM

28. Mai 2018, 17:26 Uhr
6-Transistor-SRAM-Zellen in 5-nm-Technik. Bild: Imec.
6-Transistor-SRAM-Zellen in 5-nm-Technik. Bild: Imec.
Die belgische Forschungseinrichtung Imec hat in Kooperation mit der Firma Unisantis aus Singapur SGTs (Surroundig-Gate-Transistoren) entwickelt, die 6-Transistor-SRAM-Zellen in 5-nm-Technik ermöglichen.

Miniaturisierung ist das A & O in der Halbleitertechnik. Der weiteren Gültigkeit von Moore's Law steht aber entgegen, dass sich die Strukturen unaufhaltsam der Größe einzelner Atome annähern. Eine vertikale Surrounding-Gate-Technik von Unisantis erlaubt es nun, eine SRAM-Zelle aus sechs Transistoren auf eine unglaublich kleine Fläche von 0,0184 bis 0,0205 μm² zu komprimieren. Eine auf solchen SGTs basierende Zelle benötigt eine um 20 bis 30 % reduzierte Fläche im Vergleich zu horizontalen SGTs. Außerdem ergeben sich Vorteile bei der Betriebsspannung und der Stabilität.
 
SGTs (Surroundig-Gate-Transistoren) von Unisantis
 
Mit den vertikalen Surroundig Gates ergibt sich eine nahezu perfekte Steuerung des Kanals des FETs. Eine damit aufgebaute SRAM-Zelle erlaubt eine Fläche von nur 0,0205 μm² bei einer minimalen Pillar Pitch von 50 nm, was zu einer um 24 % besseren Flächenausnutzung im Vergleich zu den kleinsten konventionellen SRAM-Zellen führt. Die Fertigungskosten sollen dabei vergleichbar zu konventionellen finFET-basierten SRAMs sein, wenn die Anzahl der Prozessschritte durch EUV-Lithografie gering gehalten wird.
 
Quelle: Imec
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