Cinque: RISCy Arduino

3. Juli 2017, 19:08 Uhr
Cinque: RISCy Arduino
Cinque: RISCy Arduino
Open-Source-Hardware kommt jetzt sogar mit einem Open-Source-Befehlssatz: SiFive kündigt Arduino Cinque an – ein Entwicklungsboard für Arduino mit der neuen ISA (Instruction Set Architecture) RISC-V.
Nach HiFive1 für 59 $ von Ende 2016 wird mit Cinque das zweite auf RISC-V basierende Entwicklungsboard von SiFive vorgestellt.

Auf der Maker Faire in der Bay Area wurden vergangenen Mai nur wenig Prototypen von Arduino Cinque gezeigt. Auf dem Board soll sich ein cSoC (customizable SoC) des Typs Freedom E310 von SiFive befinden, ein Derivat der E31-Coreplex-CPU mit einem 32-bittigen RV32IMAC-Core. Der Freedom E310 ist angeblich der schnellste verfügbare Mikrocontroller mit einer Taktfrequenz von 320 MHz.
Arduino Cinque kommt außerdem mit WLAN und Bluetooth dank des sehr effizienten und energiesparenden WLAN/Bluetooth-Hybrid-Chips Espressif ESP32.

Kurzbeschreibung der technischen Daten des Cinque:
Freedom E310: E310 CPU Coreplex (32-bit RV32IMAC Core); 320 MHz Taktfrequenz; 16 KB L1 Instruction Cache; 16 KB Data SRAM Scratchpad; Hardware Multiply/Divide; Debugging-Modul; einmal programmierbarer nichtflüchtiger Speicher (OTP); integrierter Taktgenerator und PLL; UART, QSPI, PWM und Timer-Peripherie; low-power Standby-Mode; RV32IMAC-Spezifikation; RV32I Base Integer Instruction Set Version 2.0; M-Standard-Erweiterung für Integer-Multiplikation und -Division, Version 2.0; A-Standard-Erweiterung für Atomic Instructions, Version 2.0; C-Standard-Erweiterung für Compressed Instructions, Version 1.9; RISC-V Privileged ISA-Spezifikation, Version 1.9.1; RISC-V External Debug Support, Version 0.11.

Die RISC-V-Foundation bemüht sich sehr, das Konzept zu verbreiten und die Vorteile der Open-Source-ISA herauszustellen, indem regelmäßige Workshops veranstaltet und Konferenzbeiträge erstellt werden und sowie mit dem universitären Umfeld und der Industrie kooperiert wird. Die Foundation hat auch schon mit Forschern der Princeton University zusammengearbeitet, die Fehler im ISA-Design entdeckt hat. Das Problem tritt bei Hochleistungsanwendungen bei RISC-V auf, wenn Speicherzugriffsregeln verletzt werden. Die Gruppe präsentierte letzten April ihre neuesten Erkenntnisse auf der 22. ACM International Conference on Architectural Support for Programming Languages and Operating Systems.
 
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