Microchip steigt mit einem seriellen Speichercontroller für Hochleistungs-Rechenzentren in den Markt für Speicherinfrastrukturen ein

5. August 2019, 12:40 Uhr
Microchip steigt mit einem seriellen Speichercontroller für  Hochleistungs-Rechenzentren in den Markt für Speicherinfrastrukturen ein
Microchip steigt mit einem seriellen Speichercontroller für Hochleistungs-Rechenzentren in den Markt für Speicherinfrastrukturen ein
Wesentliche Leistungsmerkmale:
  • SMC 1000 8x25G ermöglicht hohe Speicherbandbreite für kommende CPUs und SoCs
  • Branchenweit erster serieller Speichercontroller für KI und maschinelles Lernen
  • Ermöglicht die 4-fache Anzahl von Speicherkanälen paralleler DDR4-DRAMs und eine kurze Latenzzeit
  • Für die medienunabhängige OMI-Schnittstelle ist damit kein eindeutiger Speichercontroller für jedes Medium erforderlich

Da sich die Datenverarbeitungsanforderungen an die künstliche Intelligenz (KI) und das maschinelle Lernen immer mehr erhöhen, stellt herkömmlicher paralleler DRAM-Speicher eine Barriere für kommende CPUs dar, für die eine größere Anzahl von Speicherkanälen erforderlich ist, um mehr Speicherbandbreite zu liefern. Microchip Technology erweitert über seine Angebot für Rechenzentren und kündigt den Einstieg in den Speicherinfrastrukturmarkt an – mit dem ersten kommerziell erhältlichen seriellen Speichercontroller. Der SMC 1000 8x25G ermöglicht es CPUs und anderen Datenverarbeitungs-SoCs, die 4-fache Anzahl der Speicherkanäle eines parallelen DDR4-DRAMs bei gleichem Platzbedarf/Gehäuse zu nutzen. Die seriellen Speichercontroller bieten diesen rechenlastigen Plattformen eine höhere Speicherbandbreite und Medienunabhängigkeit bei äußerst geringer Latenzzeit.
 
Mit steigender Zahl der Prozessorkerne (Cores) innerhalb der CPUs hat sich die für jeden Core verfügbare durchschnittliche Speicherbandbreite verringert. CPUs und SoCs können die Zahl der parallelen DDR-Schnittstellen auf einem einzelnen Chip nicht skalieren, um den Anforderungen der zunehmenden Zahl an Cores gerecht zu werden. Der SMC 1000 8x25G ist über 8-Bit-OMI-kompatible (Open Memory Interface) 25GBit/s-Lanes mit der CPU sowie über eine 72Bit-DDR4-3200-Schnittstelle mit dem Speicher verbunden. Damit verringert sich die erforderliche Zahl von Host-CPU- oder SoC-Pins pro DDR4-Speicherkanal erheblich, was mehr Speicherkanäle ermöglicht und die verfügbare Speicherbandbreite erhöht.

Eine CPU oder ein SoC mit OMI-Unterstützung kann eine Vielzahl von Medientypen mit unterschiedlichen Kosten-, Verbrauchs- und Leistungsparametern verwenden, ohne dass für jeden Typ ein eigener Speichercontroller integriert werden muss. Im Gegensatz dazu sind CPU- und SoC-
Speicherschnittstellen heute an DDR-Schnittstellenprotokolle wie DDR4 mit bestimmten Schnittstellenraten gebunden. Der SMC 1000 8x25G ist der erste Speicherinfrastruktur-IC von Microchip, der die medienunabhängige OMI-Schnittstelle unterstützt.
 
Für die Workloads in Rechenzentren sind OMI-basierte DDIMM-Speicher erforderlich, um dieselbe hohe Bandbreite und geringe Latenzzeit zu erzielen wie mit heutigen parallelen DDR-Speichern. Der SMC 1000 8x25G zeichnet sich durch ein innovatives Design mit niedriger Latenz aus, das eine inkrementelle Latenz von weniger als 4 ns für den ersten DRAM-Datenzugriff und identische Werte beim nachfolgenden Datenzugriff bietet. Damit ergeben sich OMI-basierte DDIMM-Speicher mit nahezu identischer Bandbreite und Latenz wie bei vergleichbaren LRDIMM-Speichern.
 
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