Erster 5-nm-Test-Prozessor von Cadence und Imec

8. Oktober 2015, 07:57 Uhr
Place & Route der 9T-Library (rot: M2 Layer, andere Farben: Cut Layer)
Place & Route der 9T-Library (rot: M2 Layer, andere Farben: Cut Layer)
Der Kooperation des belgischen Forschungszentrums für Nanoelektronik Imec und des Software-Herstellers Cadence gelang der weltweit erste Tapeout eines Test-Chips mit 5-nm-Strukturen mit Hilfe von EUV- (Extreme UltraViolet) und 193-Immersionslithographie.

Zur Herstellung dieses Test-Chips mussten mit Hilfe des Innovus-Systems von Cadence die Design-Regeln, die Libraries und die Place-and-Route-Technologie optimiert werden, um optimale Leistung, Energieverbrauch sowie Größe zu erreichen. Dabei wurden u. a. auch die Metall-Pitches von ursprünglich 32 nm auf nur 24 nm herunter skaliert. Ziel sind dabei massiv parallele Strukturen für SoCs mit extremen Rechenleistungen. Weitere Informationen zum Innovus Implementation System gibt es auf dieser Webseite von Cadence.

Die Kooperation mit Cadence hat für Imec zum Ziel, die 5-nm-Strukturen der Zukunft möglichst schnell umzusetzen und möglichst noch zu unterbieten. Da hier die Hardware-Hersteller auf äußerst harte physikalische Limitationen stoßen, ist der Fortschritt mit hohem Forschungsaufwand verbunden.
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